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デジタル回路設計入門 中野 浩嗣(著/文) - コロナ社
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デジタル回路設計入門 FPGA時代の論理回路設計

工業・工学
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発行:コロナ社
A5判
縦210mm 横148mm
190ページ
定価 2,500円+税
ISBN
978-4-339-00943-9   COPY
ISBN 13
9784339009439   COPY
ISBN 10h
4-339-00943-1   COPY
ISBN 10
4339009431   COPY
出版者記号
339   COPY
 
Cコード
C3055
専門 単行本 電子通信
出版社在庫情報
不明
初版年月日
2021年4月27日
書店発売日
登録日
2021年2月20日
最終更新日
2021年4月1日
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紹介

回路計算量の考え方や設計時の注意点,実装方法など,実際に回路設計を行っている技術者によるノウハウも取り入れた入門書。FPGAの設計を意識した内容となっており,初心者から実務者まで幅広い読者に有益な内容となっている。

目次

1.論理式と組み合わせ回路
1.1 論理式,組み合わせ回路,および論理関数
 1.1.1 論理演算の基本法則
 1.1.2 基本ゲート回路と組み合わせ回路
 1.1.3 基本ゲート回路の拡張と排他的論理和
 1.1.4 汎2入力ゲートと組み合わせ回路の大きさ
1.2 論理式と組み合わせ回路の簡単化
 1.2.1 論理式の標準形
 1.2.2 論理演算の基本法則を用いた論理式の簡単化
 1.2.3 カルノー図
 1.2.4 カルノー図を用いた論理式の簡単化
 1.2.5 禁止入力付き論理関数とカルノー図
 1.2.6 7セグメントデコーダ回路
 1.2.7 クワイン・マクラスキー法による論理式の簡単化
 1.2.8 5変数以上のカルノー図
 1.2.9 NANDゲートだけ,もしくはNORゲートだけを用いた組み合わせ回路
演習問題

2.さまざまな組み合わせ回路
2.1 2進数
2.2 スリーステートバッファ回路とバス
2.3 セレクタ回路
 2.3.1 2入力セレクタ回路
 2.3.2 多入力セレクタ回路
 2.3.3 多入力セレクタ回路の再帰的設計
 2.3.4 セレクタ回路を用いた任意の論理関数計算回路
 2.3.5 セレクタ回路による論理関数計算回路の大きさ削減
2.4 デコーダ回路
 2.4.1 積和形の論理式によるデコーダ回路
 2.4.2 再帰的設計によるデコーダ回路
 2.4.3 デコーダ回路を用いたセレクタ回路
2.5 バレルシフト回路
演習問題

3.算術演算回路
3.1 符号付き2進数
 3.1.1 符号付き絶対値表現
 3.1.2 1の補数表現
 3.1.3 2の補数表現
 3.1.4 ビット拡張
3.2 インクリメント回路
3.3 加算回路
 3.3.1 符号なし2進数の加算回路
 3.3.2 2の補数の加算回路
3.4 減算回路
3.5 乗算回路
 3.5.1 符号なし2進数の乗算回路
 3.5.2 2の補数の乗算回路
3.6 小数点数
 3.6.1 固定小数点数
 3.6.2 固定小数点数の算術演算回路
 3.6.3 浮動小数点数
演習問題

4.記憶回路
4.1 フリップフロップの構造
 4.1.1 RS型フリップフロップ
 4.1.2 D型ラッチ
 4.1.3 D型フリップフロップ
 4.1.4 非同期セット・非同期リセット付きD型フリップフロップ
 4.1.5 nビットフリップフロップ(レジスタ)
 4.1.6 イネーブル付きフリップフロップ
4.2 フリップフロップの時間定数
 4.2.1 セットアップタイム・ホールドタイムとメタステーブル状態
 4.2.2 最小アクセスタイム・最大アクセスタイム
4.3 フリップフロップを用いた回路
 4.3.1 T型フリップフロップ
 4.3.2 非同期カウンタ回路
演習問題

5.順序回路
5.1 カウンタ回路
 5.1.1 カウンタ回路の設計
 5.1.2 レジスタトランスファレベルシミュレーション
 5.1.3 ゲートレベルシミュレーション
 5.1.4 クロックスキュー
 5.1.5 カウンタ回路の動作周波数
5.2 2のべきでないカウンタ回路
 5.2.1 間違った設計方法
 5.2.2 正しい設計方法
5.3 完全同期式順序回路
5.4 ステートマシンとワンホットステートマシン
 5.4.1 ムーア型完全同期式順序回路によるステートマシンの設計
 5.4.2 ステートマシンのハザード
 5.4.3 単純型完全同期式順序回路によるステートマシンの設計
 5.4.4 ワンホットステートマシンの設計
5.5 メモリ回路
 5.5.1 メモリ回路の仕様
 5.5.2 メモリ回路の設計
演習問題

6.実用的な回路
6.1 積分回路と微分回路
 6.1.1 積分回路
 6.1.2 微分回路と立ち上がり検出回路
6.2 数取器回路
 6.2.1 立ち上がり検出回路を用いた数取器回路
 6.2.2 メタステーブル対策を行った数取器回路
 6.2.3 チャタリング除去回路
6.3 ルックアップテーブル回路
 6.3.1 5LUT2による2ビット加算器
 6.3.2 6LUT1による4入力セレクタ回路
 6.3.3 6LUT1を用いた論理関数計算回路
6.4 畳み込み計算回路
 6.4.1 畳み込み計算回路の設計
 6.4.2 畳み込み計算回路の性能評価
 6.4.3 組み合わせ回路のパイプライン化による高速化
 6.4.4 DSP回路を用いた畳み込み計算回路
演習問題

索引

上記内容は本書刊行時のものです。